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从芯片封装及设计过程中增强芯片自身干扰能力的角度分析,有哪些好的抗干扰措施?封装过程中是否可以加屏蔽的技术,layout时可否采取措施?设计方面需要注意哪些问题?
答:一般在IC内部的抗干扰的处理方法,各家有各家的看家本领,例如在静电放电防护电路(ESD protection circuits)是积体电路上专门用来做静电放电防护之用,此静电放电防护电路提供了ESD电流路迳,以免ESD放电时电流流入IC内部电路而造成损伤。因ESD来自外界,所以ESD防护电路都是做在PAD的旁边。在输出PAD,其输出级中大尺寸的PMOS及NMOS元件本身便可当做ESD防护元件来用,但是其布局(layout)方式必须遵守Design Rules中有关ESD布局方面的规定。又例如传统的积体电路设计中,在电源、地的引出上通常将其安排在对称的两边。如左下角是地,右下角是电源。这使得电源杂讯穿过整个矽片。改进的技术将电源、地安排在两个相邻的引脚上,这样一方面降低了穿过整个矽片的电流,一方面使外部去耦电容在PCB设计上更容易安排,以降低系统杂讯。另一个在积体电路设计上降低杂讯的例子是驱动电路的设计。一些单片机提供若干个大电流的输出引脚,从几十毫安培到数百毫安培。

这些大功率的驱动电路集成到单片机内部无疑增加了噪音源。而跳变沿的软化技术可消除这方面的影响,办法是将一个大功率管做成若干个小管子的并联,再?每个管子输出端串上不同等效阻值的电阻,以降低di/dt。

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